Cadence Design Systems, Inc.は、シリコンのファーストパスで成功を収めた224G Long-Reach （224G-LR） SerDes PHY IPを含め、TSMCの3nm （N3E）プロセスでの設計IPポートフォリオを拡大した。先進的なTSMC N3Eプロセス上の他のCadence Design IPは、シリコンでの成功を示しているか、廃止されており、顧客に最も洗練された設計向けのさまざまな高速インターフェイスおよびメモリーIPを提供している。TSMCのN3Eプロセスに関する広範なポートフォリオは、ネットワーキング、ハイパースケールコンピューティング、人工知能、機械学習、チップレット、自動車、ストレージなどの要求の厳しいアプリケーションに業界をリードする電力、パフォーマンス、エリア（PPA）を提供する。生成AIと大規模言語モデル（LLM）によって駆動される、帯域幅を大量に消費する低遅延アプリケーションの台頭により、効率的で堅牢な高速データ伝送を促進する革新的なIPソリューションの必要性が高まっている。新しい224G-LR SerDes PHY IPおよびTSMC N3Eプロセス上のその他の主要なCadenceインターフェイスIPは、この増大する需要に応え、イノベーションと高速接続の新時代をもたらす。224G-LR SerDes PHY IPは、速度、到達距離、電力効率の優れた組み合わせを提供する独自のアーキテクチャーを備えている。224G-LR PHY IPは、TSMCの高度なN3Eプロセス上のCadence IPポートフォリオの一部であり、112G LR SerDes PHY IP、PCI Express（PCIe） 6.0/5.0/4.0/3.0/2.0、64G/32GマルチプロトコルSerDes、Universal Chiplet Interconnect Express（UCIe）、LPDDR5x/5/4x/4、DDR5/4/3、およびGDDR7/6 IP。ケイデンスの224G/112G LR SerDesおよびDDR5 IPは、シリコンのファーストパスでの成功を実証した。PCIe、64G/32GマルチプロトコルSerDes、LPDDR5x/5、GDDR7/6、UCIe IPは、2023年初頭にテープアウトされることに成功した。TSMC N3Eプロセス上の包括的なCadence IPポートフォリオは、高度なノードSoC設計の卓越性を実現することにより、Cadence Intelligent System Design戦略をサポートする。