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Cadenceは、3D-ICおよび先端ノード技術の開発プロセスの迅速化に重点を置いたTSMCとの協業拡大を発表しました。このパートナーシップには、設計フローとシリコン実証済みIPの認証が含まれており、AIドリブン設計ソリューションにおけるTSMCエコシステムの能力を強化します。また、この協業には、TSMCのN3Cテクノロジーのツール認証と、複雑な半導体製品の設計とパッケージングの促進を目指すTSMCのA14テクノロジーの初期開発も含まれます。

AIシリコン設計の分野において、CadenceはTSMCのN2PおよびA16™テクノロジーを活用し、認証済みツールとIPを提供することで大きな前進を遂げています。メモリIPにおける同社のリーダーシップは、N2P向けDDR5 12.8G IPに顕著に表れており、設計・解析ソリューションスイートはN2PとA16テクノロジーの両方で認証を取得しています。これらの進歩は、デジタル設計フローの強化と、将来のプロセスノードにおける大規模言語モデルを含むAIの活用に不可欠です。

Cadenceは、TSMCのN5AおよびN3Aプロセスに対応した認証済みIPを提供することで、自動車業界の先進的なシリコン需要にも対応しています。車載アプリケーション向けに最適化された同社の設計IPポートフォリオには、LPDDR5X-9600やPCIe® 5.0をはじめとする高性能ソリューションが含まれています。こうした自動車技術への注力は、先進運転支援システム（ADAS）、自動運転、ソフトウェア定義車両（SDAV）の開発に不可欠です。

ケイデンスは、AIトレーニング市場と3D-IC設計をサポートする設計IPポートフォリオを拡充することで、TSMCの3DFabric®ソリューションをさらに強化します。ケイデンスの包括的なチップレット設計、パッケージング、システム解析ソリューションには、認証済みのHBM3E IPとUniversal Chiplet Express™（UCIe™）ソリューションが新たに含まれています。また、 Cadence Integrity™ 3D-ICプラットフォームは、結果品質（QoR）とフルフローQCをサポートするように強化され、最適化されたチップパッケージ協調設計と高度なマルチフィジックス解析を実現します。

ケイデンスの技術革新への取り組みは、従来のスケーリングにとどまらず、アナログおよびRF設計移行のためのVirtuoso® Studioによって設計ターンアラウンドタイムを短縮します。また、TSMCのCOUPE™向け設計ソリューションの進化と、GPUアクセラレーションを活用したクラウドベース設計の活用にも取り組んでいます。TSMCとの継続的なパートナーシップは、チップ設計とパッケージングの限界を押し広げ、技術革新を推進し、半導体業界におけるイノベーションの実現を目指しています。