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Cadenceは、AIトレーニングおよびHPCシステムのメモリ帯域幅需要の急増に対応するために設計された、業界最速のHBM4 12.8GbpsメモリIPソリューションを発表しました。このソリューションはJEDEC JESD270-4仕様に準拠し、前身のHBM3E IP製品の2倍の帯域幅を提供します。HBM4 PHYおよびコントローラIPは、12.8Gbpsのパフォーマンスレートで新たな業界標準を確立し、ビットあたりの電力効率を20%向上、面積効率を50%向上させるとともに、I/O数を2倍にすることで帯域幅を拡大しました。

同社の最新製品は、PHYと高性能コントローラの両方を備え、完全なメモリサブシステムソリューションを構成します。HBM4 PHYはTSMC N3およびN2テクノロジーノード向けのハードマクロとして、コントローラはソフトRTLマクロとして提供されます。このソリューションのデータレートは、既存のHBM4 DRAMデバイスの速度を60%上回り、設計者に大幅なシステムマージンを提供し、SoC製品の将来性を確保します。このアーキテクチャは、フィールド内でのパフォーマンスチューニングを可能にするRASとBISTを備えており、最適なデータセンター運用をサポートします。また、多様なインターポーザ設計オプションと、メモリサブシステムの迅速なアクティベーションを実現するラボソフトウェアも搭載しています。

ケイデンスのシニアバイスプレジデント兼ゼネラルマネージャーであるボイド・フェルプス氏は、AIアプリケーションの拡大に伴い、より高いメモリ帯域幅に対する需要が高まっていることを強調しました。フェルプス氏は、HBM4ソリューションが12.8Gbpsという最高性能を実現しながら、面積と消費電力の両面で効率性を維持することで、このニーズに応えられると強調しました。これはAIインフラにとって極めて重要です。

Cadenceは、HBM4ソリューションにおいて包括的な成果物セットを提供しており、迅速な統合とシリコン後アクティベーションを実現します。これには、HBM4コントローラ、PHY、インターポーザ、DRAMデバイスを搭載したテストチップ上で12.8Gbpsで検証済みのリファレンスインターポーザ設計が含まれます。さらに、豊富な機能とテストスイートを備えたLabStationソフトウェアは、SoCラボの立ち上げと市場投入までの時間を短縮します。HBM4 PHYとコントローラは、ケイデンスのHBM4向け検証IPによって検証済みであり、IPおよびSoCの検証を迅速に完了させ、IPからシステムレベル検証まで包括的なソリューションを提供します。